隨著電子技術(shù)的飛速發(fā)展，大容量、高速FPGA器件具有集成度高、體積小、靈活可重配置、實(shí)驗(yàn)風(fēng)險(xiǎn)小等優(yōu)點(diǎn)，在復(fù)雜數(shù)字系統(tǒng)中得到越來越廣泛的應(yīng)用。數(shù)字電路設(shè)計(jì)采用一片F(xiàn)PGA器件、存儲(chǔ)設(shè)備和一些電氣接口匹配電路的解決方案已成為主流選擇方案。用FPGA來實(shí)現(xiàn)雙口RAM的功能可以很好地解決并行性和速度問題，而且其靈活的可配置特性使得基于FPGA的雙口RAM易于進(jìn)行修改、測(cè)試及系統(tǒng)升級(jí)，可降低設(shè)計(jì)成本，縮短開發(fā)周期。

1.雙口RAM

雙口RAM是在一個(gè)SRAM存儲(chǔ)器上具有兩套完全獨(dú)立的數(shù)據(jù)線、地址線和讀寫控制線，并允許兩個(gè)獨(dú)立的系統(tǒng)同時(shí)對(duì)其進(jìn)行隨機(jī)性訪問的存儲(chǔ)器，即共享式多端口存儲(chǔ)器。雙口RAM最大的特點(diǎn)是存儲(chǔ)數(shù)據(jù)共享。一個(gè)存儲(chǔ)器配備兩套獨(dú)立的地址、數(shù)據(jù)和控制線，允許兩個(gè)獨(dú)立的CPU或控制器同時(shí)異步地訪問存儲(chǔ)單元。因?yàn)閿?shù)據(jù)共享。則必須具有訪問仲裁控制。內(nèi)部仲裁邏輯控制提供以下功能：對(duì)同一地址單元訪問的時(shí)序控制;存儲(chǔ)單元數(shù)據(jù)塊的訪問權(quán)限分配：信令交換邏輯(例如中斷信號(hào))等。雙口RAM可用于提高RAM的吞吐率，適用于實(shí)時(shí)數(shù)據(jù)緩存。

CY7C006A是Cypress公司生產(chǎn)的16 kb×8高速雙口靜態(tài)RAM，存取速度小于20 ns。該器件具有真正的雙端口，可以同時(shí)進(jìn)行數(shù)據(jù)存取，兩個(gè)端口具有獨(dú)立的控制信號(hào)線、地址線和數(shù)據(jù)線，另外通過主/從選擇可以方便地?cái)U(kuò)存儲(chǔ)容量和數(shù)據(jù)寬度。通過器件的信號(hào)量標(biāo)志器，左、右兩端口可以實(shí)現(xiàn)器件資源共享。

CY7C006A引腳圖

2.雙口RAM實(shí)現(xiàn)

本設(shè)計(jì)采用自頂而下的設(shè)計(jì)思想。選用Xilinx公司的Spartan-6 FPGA器件，基于低功耗45 nm、9-金屬銅層、雙柵極氧化層工藝技術(shù)，提供高級(jí)功耗管理技術(shù)，150,000個(gè)邏輯單元，集成式PCI Express模塊，高級(jí)存儲(chǔ)器支持。250 MHz DSPslice和3.125 Gb/s低功耗收發(fā)器。通過Verilog HDL語言對(duì)雙口RAM功能的描述就能在一片F(xiàn)PGA器件內(nèi)實(shí)現(xiàn)8位16字節(jié)的雙口RAM，并進(jìn)行讀寫操作控制。雙口RAM讀寫操作控制Verilog HDL代碼如下：

圖1是雙口RAM的Verilog HDL代碼在Xilinx ISE中綜合后的寄存器傳輸級(jí)電路圖。

圖1 寄存器傳輸級(jí)電路

功能仿真的是Xilinx公司已經(jīng)建立自己的編譯庫的Modelsim XEⅢ6.2c軟件，仿真結(jié)果如圖2所示，滿足設(shè)計(jì)要求。

圖2 雙口RAM功能仿真結(jié)果

經(jīng)Xilinx ISE軟件綜合實(shí)現(xiàn)設(shè)計(jì)，生成可下載的比特流，將其下載到FPGA中，實(shí)現(xiàn)雙口RAM的功能。FPGA器件內(nèi)部具有豐富的資源，可以在實(shí)現(xiàn)雙口RAM基本功能的基礎(chǔ)上。滿足系統(tǒng)設(shè)計(jì)的其他需求，且靈活可配置。

3.雙口RAM應(yīng)用

雙口RAM在數(shù)字系統(tǒng)中應(yīng)用廣泛。高速數(shù)據(jù)采集系統(tǒng)中，一般的數(shù)據(jù)傳輸系統(tǒng)在大數(shù)據(jù)量情況下會(huì)造成數(shù)據(jù)堵塞現(xiàn)象。在一些實(shí)時(shí)控制場(chǎng)合，實(shí)時(shí)算法經(jīng)常需要由幾個(gè)DSP串行或并行工作以提高系統(tǒng)的運(yùn)行速度和實(shí)時(shí)性。以雙口RAM構(gòu)成的數(shù)據(jù)接口可以在兩個(gè)處理器之間進(jìn)行高速可靠的信息傳輸。此外，雙口RAM可以應(yīng)用在智能總線適配卡、網(wǎng)絡(luò)適配卡中作為高速數(shù)據(jù)傳輸?shù)慕涌凇Ｈ魏我环N自動(dòng)控制系統(tǒng)都離不開數(shù)據(jù)采集系統(tǒng)，數(shù)據(jù)采集系統(tǒng)的質(zhì)量直接影響整體系統(tǒng)的工作性能。數(shù)據(jù)采集系統(tǒng)高速、實(shí)時(shí)發(fā)展趨勢(shì)，對(duì)數(shù)據(jù)的傳輸和控制速度提出較高要求。而采用雙口RAM可有效提高速度，解決速度匹配問題。

設(shè)計(jì)一塊數(shù)據(jù)采集系統(tǒng)板，用FPGA實(shí)現(xiàn)雙口RAM功能，并且控制A/D采樣與轉(zhuǎn)換，以及數(shù)據(jù)寫入雙口RAM。利用單片機(jī)控制雙口RAM的存取，構(gòu)成一個(gè)獨(dú)立的數(shù)據(jù)采集系統(tǒng)，并可以通過串行接口把數(shù)據(jù)發(fā)送給PC機(jī)。圖3為其系統(tǒng)結(jié)構(gòu)框圖。

圖3 數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖

首先，時(shí)鐘產(chǎn)生啟動(dòng)信號(hào)，F(xiàn)PGA向采樣開關(guān)發(fā)出選通信號(hào)，選定模擬開關(guān)采樣，第0路模擬量進(jìn)入，經(jīng)A/D轉(zhuǎn)換后變?yōu)?位數(shù)字量并存儲(chǔ)于雙口RAM中，ADC0809反饋給FPGA內(nèi)控制電路并告知轉(zhuǎn)換完畢，F(xiàn)PGA內(nèi)控制電路再選通第1路模擬量進(jìn)入，重復(fù)上述過程。經(jīng)過0.1 ms后，時(shí)鐘又產(chǎn)生一個(gè)脈沖啟動(dòng)信號(hào)。FPGA又重新從第O路模擬量選通。

在時(shí)鐘脈沖信號(hào)0.1 ms過程中，F(xiàn)PGA順序通過0～7路模擬開關(guān)，在每次選通時(shí)須判斷是否為第7路模擬量，若是則FPGA不再響應(yīng)A/D反饋信號(hào)，而是等待0.1ms的時(shí)鐘脈沖信號(hào)到達(dá)再重新開始工作。單片機(jī)用于與外部PC機(jī)通信，PC機(jī)查詢是否在雙端口RAM中有新數(shù)據(jù)，并經(jīng)接口電路讀人數(shù)據(jù)。其中雙口RAM具有2組獨(dú)立的數(shù)據(jù)、地址和控制總線，可對(duì)任何一個(gè)端口進(jìn)行獨(dú)立的操作。若未采用雙口RAM，F(xiàn)PGA采取中斷方式對(duì)CPU傳輸數(shù)據(jù)時(shí)，CPU就會(huì)停止當(dāng)前工作而去處理外部請(qǐng)求，當(dāng)處理完外部事件后再回到原來被中止處，繼續(xù)原來的工作，這樣會(huì)影響CPU的速度。因此引入雙口RAM存儲(chǔ)FPGA傳送來的數(shù)據(jù)，然后CPU再從雙口RAM中讀數(shù)，從而提高效率。本數(shù)據(jù)采集系統(tǒng)采用基于FPGA雙口RAM、單片機(jī)等實(shí)現(xiàn)數(shù)據(jù)運(yùn)行處理和控制功能，使系統(tǒng)的通信和處理能力大大加強(qiáng)，保證了系統(tǒng)的實(shí)時(shí)性，可以靈活地通過多種方式控制數(shù)據(jù)讀寫。

總結(jié)

以上就是基于FPGA的雙口RAM設(shè)計(jì)介紹了。本文充分利用FPGA實(shí)現(xiàn)了雙口RAM的基本功能，并構(gòu)成了一個(gè)數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)減小了設(shè)計(jì)電路的復(fù)雜性，增強(qiáng)了設(shè)計(jì)的靈活性和資源的可配置性。整個(gè)系統(tǒng)分工明確，構(gòu)成合理，具有一定的應(yīng)用價(jià)值。
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